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예를 들어 1xxx + 1100 = 1xxx1이다.
2. 설계 내용

▼ 설계 방법
4비트 가산기는 비트 단위의 Adder 4개를 병렬로 합쳐 놓은 것으로 단위 Adder를 먼저 설계한 후 컴포넌트문을 사용한 구조적 표현으로 코딩할 수 있다.

[공학] 복잡한 회로 설계 - [VHDL] 4비트 가산기 설계


순서

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설명


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DESIGN
REPORT

복잡한 회로 설계

- 4비트 가산기 -
과 목 :

학 과 :

학 번 :

이 름 :

제출일자:



1. 4bit Adder 紹介(소개)


4비트 가산기는 4비트인 2개의 입력신호를 더하는 역할을 한다.
두 개의 입력 신호는 , 로 주어지며, 각 가산기의 캐리 출력은 다음 상위 가산기의 캐리 입력이 된다된다.

▼ Bit Adder의 코드 내용
LIBRARY ieee; USE ieee.std_logic_1164.all; Library와 Package선언

ENTITY bitadder IS
PORT (A1, B1, CIN : IN std_logic;
COUT, SUM1 : OUT std_logic); 입출력 포트 선언
END bitadder;

ARCHITECTURE sample OF bitadder IS
SIGNAL S1, S2, S3 : std_logic; 신호 선언
BEGIN
S1 `= A1 XOR B1;
S2 `= A1 AND B1;
S3 `= CIN AND s1;
SUM1 `= S1 XOR CIN; BIt Adder의 논리회로대로 각 신호와 연산자를 이용해
COUT `= S2 OR S3; 자료(資料)흐름적으로 표현
END sample;

` Bit Adder의 결과 시뮬레이션 `
▼ 4-Bit Adder의 코드 내용

LIBRARY ieee; USE ieee.std_logic_1164.all;

ENTITY adder4 IS
PORT (A…(skip) 1, B1, A2, B2, A3, B3, A4, B4 : in std_logic; 2개의 입력포트 선언
CIN : in std_logic; Input Carry
COUT : out std_logic; Output Carry
SUM : out std_logic_vector(4 downto 1));
END adder4; 내림차순으로 4개의 SUM 출력 포트 선언

ARCHITECTURE sample OF adder4 IS
SIGNAL carry1, carry2, carry3 : std_logic;
4개의 Bit Adder 사이에 있는 3개의 출력캐리신호를 선언
첫 번째 출력캐리가 다음 가산기의 입력캐리가 된다
component bitadder port (A1, B1, CIN : IN std_logic;
COUT, SUM1 : OUT std_logic);
END component; 컴포넌트의 Bit Adder 내부신호포트 선언

BEGIN 컴포넌트 事例(사례)화문
add1 : bitadder port map (A1, B1, CIN, carry1, SUM(1));
add2 : bitadder port map (A2, B2, carry1, carry2, SUM(2));
add3 : bitadder port map (A3, B3, carry2, carry3, SUM(3));
add4 : bitadder port map (A4, B4, carry3, COUT, SUM(4));
END sample; 형식 매개변수와 실제 매개변수가 순차적으로 연결된다

3. 설계 결과

A4 A3 A2 A1 = 1100
+
B4 B3 B2 B1 = 1100

CIN = 0
카운터 입력신호와 입력 캐리




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다.
기본적인 4비트 병렬 가산기는 4개의 전가산기로 구성된다된다.